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NOIL1SN3000A
Sensor Clock Edge Adjust Register (b1000001 / d65)
The sensor clock edge adjust register allows
programmable delay between the column readout and the
ADC capture clock edges. The relationship is programmed
to align to ± 7 edges of the input high-speed clock (input lvds
CLK_SER
CLK_CRC
CLK_ADC
clock or CLK_SER). Figure 15 shows this relationship
between the input clock and all the derived on-chip clocks.
Some examples of programmed delay values for both
CLK_SEN and CLK_SEQ are also shown.
ADC _ O U T
CRC_OUT
DA TA (N + 1 )
DAT A( N )
DAT A (N +1 )
DATA(N ? 1)
DAT A( N )
SER_LOAD
DATA_OUT
10
76543210
76543210
765432
DA TA (N + 1 )
CLK_SEN
D LY_ S EN = 0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
CLK_SEQ
DLY _ SE Q = 0000
0001
0111
1111
Figure 15. LUPA3000 Internal Clocking
http://onsemi.com
26
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